Mit steigender Integrationsdichte, Taktung und sinkenden Signalpegeln spielen durch Single-Event Upsets induzierte transiente Fehler in CMOS-Technologien eine immer größere Rolle. Diese Fehler zeitnah zu erkennen und zu tolerieren stellt eine der großen Herausforderungen für Mikroarchitekten in der Gegenwart und in der Zukunft dar. In dieser Arbeit wurden flächen- und zeiteffektive Mechanismen zur Fehlerentdeckung und -behebung entwickelt, um diesem Ziel nahe zu kommen. Die Mechanismen sind einfach und dadurch schnell und kostengünstig zu implementieren, was eine preisgünstige Massenfabrikation ermöglicht. Wie die entwickelten Fehlertoleranzmechanismen zusammenwirken, zeigt Abbildung 5-1.